高速互联协议与硬件：从“配套件”到“第二算力”（2026年 58页）

分类：研究报告

标签：高速互联、PCIe/CXL、Scale-Up、NVLink

摘要：随着人工智能训练与推理集群规模持续扩张，单机柜GPU数量从早期8卡迅速攀升至NVL72、NVL144乃至规划中的NVL576，跨芯片、跨节点、跨机柜的数据交换成为系统性能的关键瓶颈，高速互联由此从传统“配套件”跃升为决定算力效率的“第二算力”。本报告将计算机高速互联体系拆解为五个层级，逐层解析协议与硬件的技术脉络与产业格局。 第一层为片上网络NoC，是可扩展的分组通信结构，用于连接复杂SoC中的处理元件、存储与外设，解决传统总线在布线拥堵与时序上的瓶颈，典型方案包括Arm Neoverse CMN-700、Intel至强网格架构，以及Arteris与AMD合作的FlexGen NoC IP。第二层为封装内Chiplet互联，通过先进封装将不同制程芯粒异构集成，硬件支撑来自台积电SoIC、Intel EMIB/Foveros，软件协议涵盖UCIe（2.0达32GT/s、3.0支持48/64GT/s）、英伟达NV-HBI（die-to-die峰值10TB/s）、AMD Infinity Fabric。第三层为PCIe与CXL，PCIe是服务器内部I/O连接底座，速率从5.0的32GT/s

来源：zuudee | 日期：2026-08-09 | 格式：pdf | 页数：58